Page 18 - 网络电信2024年8月刊
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当前是否满足发送的条件，当满足条件后，组帧模块会向RAM控 算特征向量，从而得到最适合当前干扰环境的扩频序列。在本
制模块发送命令，将数据读取出来，经过信源编码和交织并放 设计中，需要在信号发送前，通过SP-100软件无线电平台上的
入数据帧后会形成同相和正交两路基带信号，将送到有限脉冲 AD9361芯片对环境噪声进行采样，噪声序列采样间隔等于接收
响应(Finite Impulse Response, FIR)数字滤波器模块完成成 机对解调制后基带信号的抽样间隔，采样得到的噪声序列构成
型滤波与升采样操作，通过SP-100软件无线电平台上的FPGA与 的噪声矩阵经FPGA转发到SP-100软件无线电平台内置的高级精
AD9361芯片的物理连接，将处理好的两路QPSK信号送入AD9361 简指令集机器(Advanced RISC Machine, ARM)处理器上，由ARM
芯片处理并发送到空间信道中。如图2所示，发送机新增的扩频 处理器完成对噪声矩阵的协方差矩阵计算、协方差矩阵的特征
模块位于组帧模块与成型滤波器之间，扩频模块将原本应发送 值分解与特征向量的量化操作，最终ARM处理器将量化好的扩频
的QPSK比特流数据，替换为经过扩频调制的更高速率8位的幅度 序列以二进制比特的形式传递回FPGA并保存到发送机与接收机
值数据，实现用扩频序列元素值作为参数，对原本QPSK信号的 对应的RAM存储器中存储。
调幅调制。
图4 接收机流程
图3 发送机流程
接收机流程如图4所示，AD9361同时也能接收空间信道中 为了实现64位的扩频发送，需要产生一个比信息速率快
的各种模拟信号，经过简单的增益处理、滤波处理后，转换成 64倍的扩频码控制信号，用于控制扩频调制输出数据的速率。
同相和正交两路数字信号转送给FPGA上的通信接收机作进一步 IQ两路数据分别进行扩频调制，每送入扩频模块一个待调制
处理。在非同步接收模式下，接收机会对收到的数字信号进行 比特，都会从RAM存储器中读取扩频序列的值，如果该比特为
降采样与匹配滤波操作，根据锁相环负反馈完成相偏估计与频 “1”,就将64位的扩频序列依次输出到下一级FIR滤波器模块
偏估计，并完成最优情况下的基带采样，使用自同步法完成码 中；如果该比特为“0”,将64位的扩频序列的负数依次输出到
元同步，使接收端的码元同步脉冲频率和发送端的码元速率相 下一级FIR滤波器模块中。IO两路数据经过FIR滤波器的成型滤
同，并使接收端在最佳接收时刻对接收码元进行抽样判决。借 波与升采样操作，送到AD9361中完成发送。扩频实现如图5所
助相关检测法，对采样接收到的码元序列与本地固定序列做相 示。
关运算，当相关结果超过某个门限值后，认为捕获到了帧头， 图5 扩频实现
解帧信息后获得相偏参数，从一个QPSK码元获得2 bit数据，
后续再对数据进行解交织操作与信源编码解码操作。信源编码 2.3 解扩模块设计思路
解码后的二进制比特按16位分割后，接收机就完成了数据的解 扩频通信接收机的关键技术是完成扩频序列的捕获与跟
析，可以将解析出的数据传递到上位机进行进一步信息识别处 踪，其中捕获部分需要根据一定的算法进行连续的滑动相关运
理。 算。接收机收到AD9361传送来的数据后，会先进行两级降采样
在设计的通信链路中，信源编码采用的是最基础的重复编
码即将一帧的数据重复发送两次，接收机的解码模块将两次的
结果相加根据和的符号判断发送的是“1”还是“0”。成型滤
波器模型与匹配滤波器模型使用相同的根升余弦滤波器，所加
的两个滤波器傅里叶变换在频域上相乘，等效为一个奈奎斯特
滤波器，后续再进行的抽样判决满足抽样点无失真与抽样SNR取
最大。
2.2 扩频模块设计思路
根据第1节证明，可以通过接收机采样获得噪声矩阵并计
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