Page 45 - 网络电信2020年11月刊上

图5 发送端硬件电路框图

图6 接收端硬件电路框图

图7 超前滞后门FPGA 实现同步框图
调整的，具体看系统中采用的通信速率要求，灵活更改倍频系
数。图8是发送模块的FPGA框图。假设ＲXD_Insertion插入的
Idle Sequence数量为N，e_rxc频率为f c ，Quad_Transmit_clk
频率为f t 。为了保证接收端包间间隔大于接收端所需的读取时
间，则要求满足式(1)

(1)

接收模块中，与发送模块相比不同的地方在于增加了一个
空闲状态下的一个保持。为了让同步信号更好地被FPGA 接收，
那么就必然会出现空闲序列的到来，这个时候就需要一个空闲
序列判断。如果有空闲序列，则保持N个周期，从而使得FIFO
中接收到的数据都是我们所期望的网口数据。其余部分，如
FIFO和串/并转换，与发送部分相似，此处不再赘述。图9为空
闲序列处理框图，这也是软件部分的一大亮点之一。考虑到系
统的鲁棒性，后续在软件方面我们可能会引入更多的编解码方

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