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可重构阵列处理器光电混合互连原型系统实现


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            付怡雯 ，蒋 林 ，山 蕊 ，吴皓月 ，樊 萌         １
            １．西安邮电大学 电子工程学院； ２．西安科技大学 集成电路实验室



























                   摘要：摘要：高效视频编码(HEVC)标准在提升编码性能的同时，对系统带宽提出了更高的要求。传统电互
               连方式存在带宽小和时延大的问题，而光互连的高带宽和低功耗为片上资源数据通信提出了新的解决方案。然
               而由于工艺水平的限制，集成光器件无法在现场可编程门阵列(FPGA)芯片内部实现。采用片外光器件模拟片上
               光互连系统可以达到原型验证的目的。文章基于  ＢＥＥ４开发平台在单片上采用电互连方式进行数据通信，在
               Xilin*V6系列芯片间通过接入4通道小型可插拔＋(QSFP+)光模块搭建光通信链路，构建光通信网络，实现了光
               电混合互连网络原型系统。以分辨率176*144的标准测试序列AKIYO_QCIF_176*144．yuv为例进行测试，实验结
               果表明，以光链路替代片间电通信能够正确实现，且板间传输时间仅为电互连的一半，综合频率为51.327MHz。
                   关键词：三圈同轴；光纤位移传感器；气隙



                引言                                               互连方式在远距离通信中带宽高、抗干扰能力强和延迟小的特
                近年来随着高清视频的发展，视频算法数据量剧增，数                         点，进行了光电混合互连         ［5-6］ 。
            据并行性高，应用场景复杂多变，迭代更新快，对实现平台                               本 文 基 于 B E E 4 开 发 平 台 设 计 实 现 了 可 重 构 视 频 阵 列
            提出了更高的要求。专用硬件平台灵活性较差，中央处理器                           处理器光电混合互连原型系统，并以标准测试序列akiyo_
            (Central  Processing  Unit，CPU)设计和制造成本高，而可重          qcif_176×144.yuv为例进行测试。
            构阵列处理器具有优异的计算效能和灵活性，成为实现视频算
            法的主流平台      ［1］ 。视频算法数据处理量大、簇间数据交互频                      一、可重构视频阵列处理器光电混合互连
            繁，如何将这些处理元(ProcessorElement，PE)高效互连成为                    本 文 提 出 的 可 重 构 视 频 阵 列 处 理 器 光 电 混 合 互 连 系
            限制可重构视频阵列处理器性能的主要瓶颈                ［2］ 。             统结构由1024个同构轻核处理元(Thin-Core  Processor
                传统的互连方式中，电长线互连方式在无冲突时访问周                         Elements，TCPE)阵列组成，每16个TCPE构成一个轻核处理元簇
            期短、设计简单，但可扩展性差、延迟大；电的交叉互连方式                          (ProcessorElementGroup，PEG)。可重构视频阵列处理器系统
            在无冲突时访问延迟小，具备一定的可扩展性，但互连线较                           包括TCPE、数据/指令存储器和虚通道路由器等模块。
            多，当系统规模增大后，设计复杂度急剧增加                  ［3］ ；片上网络          TCPE主要由指令寄存器文件、数据/指令存储器和算术逻
            (Networkon  Chip，NOC)是一种全新的互连通信架构，包括了                辑运算单元等组成，采用load/store模式的精简指令集计算机
            mesh、to-rus和flattree等结构，可扩展性好，在局部通信情                 (Reduced  Instruction  Set  Computer，RISC)结构实现。每个
            况下延迟较小，但在远距离通信情况下延迟较大                 ［4］ 。          TCPE包含一个容量为30×512bit的指令存储器和一个容量为
                结合电互连方式在局部通信中实现简单和延迟小，以及光                        16×512bit的数据存储器。相邻TCPE间通过邻接短线将东、


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