Page 20 - 网络电信2024年7月刊

运营商专栏

与匹配滤波操作，再通过相偏估计完成在最佳接收时刻的码元 完成64位码片的输出，即完成一个扩频序列的输出后，再向交
同步。 织器申请获取下一位的信息比特。由图8可以看出，发送比特
“11”与比特“00”时的差异，它们对应的扩频后序列的值是
由于发送机将原本要发送的帧通过扩频序列扩展成了64倍 反相的。
长度，所以在基带信号采样完成后，需要进行扩频码片级别的 图7 帧结构
同步，保证信号帧起始位置与扩频序列起始位置对准。同步模
块会按时间顺序缓存64位采样到的数据队列，每个采样周期都 图8 扩频后信号
会将新采样数据放到队列末尾，其余数据向前移动一位，并用
新队列依次与本地扩频序列每一位相乘并求和，使用相关法判
断，当求和值超过某个门限值时，便认为捕获到了第一个信息
位扩频出64个码元并完成扩频码的初始同步，接下来只需要每
64位进行一次相乘求和便能获得解扩的结果。

由图2可知，发送比特为“1”时使用的是扩频序列本身，
接收机接收到后再与同一扩频序列相乘求和的结果应为正数，
所以后续会将解扩结果为正视为接收到信息比特“1”;而发送
比特为“0”时使用的是求相反数后的扩频序列，再与原序列相
乘求和结果应为负数，所以后续会将解扩结果为负视为接收到
信息比特“0”。本设计中没有将扩频结果直接量化成“1”或
“0”,而是将相乘求和值的前16位传输进后续的解交织与信源
编码解码模块，目的是保留更多的信息量与冗余度，降低接收
机的BER。解扩实现如图6所示。

图6 解扩实现 接收机接收到信号并完成采样后，进行扩频码片级别的相
关比较同步，直到检测到超过门限的相关值，才进行下一步的
解扩操作，解析出发送的信息比特。如图9所示，对采样并同步
后的码元按顺序与本地扩频序列进行相关运算，第一行波形为
信号与本地扩频码相关操作的结果，直到相关值超过门限才认
为捕获并同步到扩频码。

图9 扩频码相关检测

3 仿真测试与结果分析 获取到信息比特后，进入原本接收机链路的帧同步、信源
编码解码、解交织等操作流程，解析出发送信息，并进行16位
本设计对于FPGA的通信链路与新增扩频相关模块的仿真测 分割后作为最后的输出结果。此结果可以通过上位机与FPGA的
试与分析，在本节主要分为以下两个部分：第一部分介绍通信 接口函数传递给上位机并在上位机中显示或储存。图10显示接
链路基于Modelsim仿真器进行前仿真，并对扩频链路的正确性 收机解析出发送的32位长的递增数据。
与具体功能进行测试与分析；第二部分介绍基于SP-100软件无 图10 软件仿真解调输出
线电平台FPGA模块对链路内部自环进行后仿真，对真实的硬件
电路工作状态下扩频模块与通信链路的功能进行测试与分析。 3.2 FPGA 后仿真结果分析
基于 FPGA 硬件的后仿真主要任务是测试代码的时序与
3.1 Modelsim前仿真结果分析 占用资源数是否适配当前的FPGA平台。仿真使用集成逻辑分析
通过软件仿真可以看到，通信链路信号帧结构如图7所示。 仪的知识产权核抓取FPGA运行过程中需要观测的信号，由于前
一帧的信号分为Beacon部分、Signal部分与数据部分，其中前 仿真已经保证大部分逻辑功能的正确，所以后仿真只需要抓取
两部分为帧头，主要用于实现帧同步与相偏估计，保证数据的
正确接收与解析，数据部分从交织器获取、经信源编码调制并
转换为串行输出的数据。
发送机的扩频逻辑设计如下：将一位信息比特展开成一个
扩频序列的64位码片后，将64位码片依次输出到FIR滤波器。

24 网络电信 二零二四年八月